& logics 4.9
Poderá descarregar em 5 segundos.
Sobre & logics
& logics é um simulador de circuitos lógicos com um editor de esquema integrado e um navegador de forma de onda. Componentes esquemáticos atualmente disponíveis: Transístores: NMOS, PMOS Portões lógicos: tampão, inversor e, nem, exor, exnor, tri-state buffer e inversor Flip flops: Trinco D, borda desencadeada D, JK flip flops, monostable Multiplexers: 2 a 1, 4 a 1, 8 a 1. Demultiplexers: 1 a 2, 1 a 4, 1 a 8 Indicadores: LED, sonda osciloscópio Exibições: decimal, hexadecimal Interruptores: botão de alternar, botão de pressão Constantes: altas e baixas.
Características do editor do esquema: subcircito personalizado (caixa preta), menu sensível ao contexto, autoestrada, 7 passos desfazer/redo, etiquetas para ligações longínquas, ampliação automática na seleção, clonagem, rotação, movimento bloqueado e desbloqueado, alinhamento vertical e horizontal, mover-se para o centro.
O simulador de circuito digital funciona com três níveis de lógica e três valores de impedância. São baixos, indefinidos e altos. Os fios podem, opcionalmente, exibir níveis lógicos. A modelação do nível do comutação, a modelação ao nível do portão e a modelação complexa do nível do dispositivo podem ser misturadas num circuito. O simulador deteta erros de tempo de execução e coloca mensagens de erro no esquema. Os erros detetados são: Condições temporárias de curto-circuito. Quando as saídas ligadas têm níveis diferentes ou indefinidos e têm impedância baixa ou indefinida. Deteção de espigões. Quando uma entrada recebe um impulso mais curto do que o valor configurado. Flip flop configuração, espera, recuperação, retomar as violações de tempo. Nestes casos, os flip flops podem entrar num estado metaestável.
O navegador waveform é um osciloscópio digital virtual. As características atuais são: início, tempo de paragem, regulação do comprimento do tampão, mudança de tempo e zoom, exibição de estados lógicos baixos, altos e indefinidos.
Os lançamentos de 3.x contêm extensão HDL. É possível descrever um circuito numa caixa usando um subconjunto muito pequeno de Verilog. A demonstração gates.s carrega o seguinte módulo a partir de ficheiro simple.v:
smpl_circuit do módulo (A,B,AND,NAND,OR,NOR,XOR,XNOR,BUF,NÃO); entrada A,B; SAÍDA E,NAND,OR,NOR,XOR,XNOR,BUF,NOT; e #10 g0 (AND,A,B); nand #10 g1 (NAND,A,B); ou #10 g2(OR,A,B); nem #10 g3 (NOR,A,B); xor #10 g4 (XOR,A,B); xnor #10 g5 (XNOR,A,B); buf #10 g6 (BUF,A); não #10 (NÃO,A); endmodule
e o ficheiro test1.v:
circuito de módulos (A,B,C,y); entrada A,B; saída y; fio e; e #30 g1(e,A,B); ou #30 g2(y,e,C); endmodule
Não existe deteção de erros de tempo de execução dentro das caixas. Apenas é apresentado o primeiro erro de tempo de compilação.
O programa vem com circuitos de demonstração. Ajudam-te a começar depressa. Consulte http://www.hexastyle.com/home/andlogics/first-3-steps para mais detalhes. Pode facilmente simular, analisar e modificar o funcionamento e o tempo dos exemplos. Construído em exemplos: 74160, 74163 contador sincronizado 74180 verificador gerador de paridade 74181 4 bit ALU 74147, codificação prioritária 74148 modelação do nível do transístor dos portões CMOS Mais exemplos, por exemplo, adder binário, contador Johnson pode ser descarregado a partir daqui: http://www.hexastyle.com/home/andlogics/download-examples